台积电宣布3nm制程试产时间延后，原计划在今年年底试产

文章转载自：光电与显示

4月3日消息，来自中国台湾媒体的报道，受疫情因素影响，台积电3nm制程量产时间延后。此前台积电内部原定于在今年年底前进行3nm制程的试产。

据悉，由于疫情的影响，台积电物流、设备供应等环节均受到较大影响。原本在今年6月份，台积电就要进行3nm试产线的设备安装，随后进入到调试期间。但6月份预计相关设备仍然不太可能到位，所以原定于6月的试产线装设时间将调整到10月份，最终的试产时间均向后延迟。

半导体供应链人士表示，台积电南科18厂试产线恐怕也得往后延一个季度，预计明年一季度前后，台积电应该可以完成对3nm制程的试产。多数机构均表示，这次事件不会改变3nm最终的量产时间，即台积电公布的2022年量产3nm制程。

原本关于3nm制程的细节将会在4月29日举办的台积电北美技术论坛中公布，但由于此次疫情的影响，台积电已经把这次的技术论坛举办时间延迟到了今年的8月份。与此同时，台积电还面临来自三星的竞争，三星电子负责人李在镕此前表示，三星电子半导体部门计划用目前正在开发的3nmGAA工艺来为客户制造芯片，两家公司3nm制程最终量产的时间应该在2022年至2023年之间。

虽然台积电并没有将 5nm 节点全部技术公开，当然也不可能全部公开，但是台积电近期在各大会议期刊上发布了诸多论文，其中包括“Arm Techcon 2019”、第 65 届 IEEE IEDM 会议、以及 ISSCC 2020 等，本文的讨论仅仅基于这些已经公开的文献来做解读 。

根据推测，5nm 技术将能在芯片中实现 171.3MTr/ mm 的晶体管密度，相比之前 7nm 的 91.20 MTr/ mm，是差不多两倍的关系。而在 IEDM 会议上，台积电报告中指出 5nm 节点技术将会实现 7nm 节点 1.84 倍的晶体管密度。

（来源：WikiChip）

从大方向上来说，5nm 节点技术的目标是高密度高性能 “FinFet” 半导体制程工艺，并将广泛应用于手机 SoC 芯片以及高性能计算机群（High Performance Computing）的应用，正好契合如今火热的 5G、人工智能等技术的发展。

高通美国副总裁 Geoffrey Yeap 博士在第 65 届 IEEE IEDM 会议上也指出，一个典型的手机 SoC 芯片上承载的晶体管 60% 来自逻辑电路，30% 来自 SRAM 存储模块，剩下 10% 来自模拟接口，5nm 技术将能够减小 35%-40% 的芯片大小。

从器件功率和性能角度来看，5nm 技术下的半导体器件在同等功率下将比之前提高 15% 的速度，或者说可以在 70% 的功率下达到相同的速度。另外，对于 7nm 中采用的超低阈值电压（ultra-low-VT）技术，5nm 将采用极低阈值电压技术（extreme-LVT），能有效减少器件的待机功率，从而减小器件的能耗，也使得 5nm 器件能够实现 15%~25% 的速度提升。

图丨 EUV 极紫外技术的应用（来源：WikiChip）

由于晶体管的尺寸变小了，所以用于光刻工艺的光刻光源技术就要升级，根据所使用的光源的改进，光刻机经历了 5 代产品的发展，每次光源的改进都显著提升了光刻机所能实现的最小工艺节点。

最初的两代光刻机采用汞灯产生的 436nm“g-line”和 365nm“i-line”作为光刻光源，可以满足 0.8-0.35 微米制程芯片的生产。然后出现了 248nm 的 KrF（氟化氪）准分子激光作为光源，将最小工艺节点提升至 350-180nm 水平。